奔月F1礦機fpga

㈠ FPGA設計低通濾波器,Modelsim模擬濾波干凈，實際使用時濾波了波，求幫助。

樓主，請問一下你的測試文件怎麼寫的，我在matlab寫了這幾句，然後導出.txt文件
clear all;
clc;
fs=1000;
f1=30;
f2=100;
f3=150;
t0=1;
t=0:1/fs:(t0*fs-1)/fs;
x1=sin(2*pi*f1*t);
x2=sin(2*pi*f2*t);
x3=sin(2*pi*f3*t);
x=x1+x2+x3;
在modsim模擬始終出不來波形，不知道是什麼問題，我的輸入時16位，而導出數據寬度
0
2.06909
2.12663
0.530249
-0.587785
是不是位數不同原因？

㈡ 跪求一基於VHDL語言寫的LCD12864顯示程序，是用FPGA的1C6晶元，郵箱[email protected],希望有好心人幫忙，急需

-------------12864液晶的顯示-----------
----時鍾：10MHZ

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity lcd12864 is
generic(
divide_500k:integer:=20;--20分頻後:500KHZ:2us
cnt1_value:integer:=50
);
port(
clk,reset:in std_logic;
rs,rw,en:out std_logic;
data:out std_logic_vector(7 downto 0)
);
end entity;

architecture behavior of lcd12864 is
type word is array(0 to 3) of std_logic_vector(7 downto 0);--因為大家的習慣，數組中的左起第1個數為數組中的最低位對應的數，所以設置為array(0 to 3)，而不是array(3 downto 0)。此處若不注意，容易出錯。

type state is(
set_dlnf1,set_dlnf2,set_cursor,set_dcb,set_shift,
set_ddram,
write_name,
over
);

constant name:word:=("11010110","11010000","10111001","11111010");--中D6D0 國B9FA
--constant name:word:=("11010000","11101100","10111110","10101001");--徐D6D0 京B9FA
signal pr_state:state;
signal newclk:std_logic;
begin

process(clk) is
variable num:integer range 0 to divide_500k;
begin
if(clk'event and clk='1')then
num:=num+1;
if(num=divide_500k) then
num:=0;
end if;
if(num<divide_500k/2) then--設置占空比
newclk<='0';
else newclk<='1';
end if;
end if;
end process;

process(newclk,reset,pr_state) is
variable cnt1:integer range 0 to 100*cnt1_value:=0;
variable cnt2:integer range 0 to 100:=0;
begin
if(reset='0') then
pr_state<=set_dlnf1; --把狀態set_dlnf1賦於pr_state
cnt1:=0;
cnt2:=0;
en<='0';
data<="ZZZZZZZZ";
elsif(newclk'event and newclk='1') then
case pr_state is
when set_dlnf1=>
cnt1:=cnt1+1;
if(cnt1<cnt1_value) then
en<='0';
rs<='0'; --命令
rw<='0'; --寫
elsif(cnt1<2*cnt1_value) then
data<="00110000"; --選擇8位數據基本指令集：0x30
elsif(cnt1<20*cnt1_value) then
en<='1';
elsif(cnt1=20*cnt1_value) then
en<='0';
cnt1:=0;
pr_state<=set_dlnf2;
end if;

when set_dlnf2=>
cnt1:=cnt1+1;
if(cnt1<cnt1_value) then
en<='0';
elsif(cnt1<2*cnt1_value) then
data<="00110000"; --選擇8位數據基本指令集：0x30
elsif(cnt1<20*cnt1_value) then
en<='1';
elsif(cnt1=20*cnt1_value) then
en<='0';
cnt1:=0;
pr_state<=set_cursor;
end if;
when set_cursor=>
cnt1:=cnt1+1;
if(cnt1<cnt1_value) then
en<='0';
elsif(cnt1<2*cnt1_value) then
data<="00001100"; --整體顯示設置：游標OFF 反光0FF:0x0c
elsif(cnt1<20*cnt1_value) then
en<='1';
elsif(cnt1=20*cnt1_value) then
en<='0';
cnt1:=0;
pr_state<=set_dcb;
end if;
when set_dcb=>
cnt1:=cnt1+1;
if(cnt1<cnt1_value) then
en<='0';
elsif(cnt1<2*cnt1_value) then
data<="00000001"; --清除顯示，並且認定地址指針為00h:0x01
elsif(cnt1<20*cnt1_value) then
en<='1';
elsif(cnt1=20*cnt1_value) then
en<='0';
cnt1:=0;
pr_state<=set_shift;
end if;
when set_shift=>
cnt1:=cnt1+1;
if(cnt1<cnt1_value) then
en<='0';
elsif(cnt1<2*cnt1_value) then
data<="00000110"; --指定游標的移動方向及指定顯示的移位:0x06
elsif(cnt1<20*cnt1_value) then
en<='1';
elsif(cnt1=20*cnt1_value) then
en<='0';
cnt1:=0;
pr_state<=set_ddram;
end if;
when set_ddram=>
cnt1:=cnt1+1;
if(cnt1<cnt1_value) then
en<='0';
elsif(cnt1<2*cnt1_value) then
data<="10000011"; --從第一行的第一個字開始顯示:0x80
--從第一行的第四個字開始顯示:0x80+3
elsif(cnt1<20*cnt1_value) then
en<='1';
elsif(cnt1=20*cnt1_value) then
en<='0';
cnt1:=0;
pr_state<=write_name;
end if;
when write_name=>
cnt1:=cnt1+1;
if cnt1<1*cnt1_value then
en<='0';
rs<='1'; ------------選擇數據
rw<='0';
elsif cnt1<2*cnt1_value then
data<=name(cnt2); ------------送數據
elsif cnt1<20*cnt1_value then
en<='1'; -----在上升沿時，數據才能寫入液晶，所以要先送數據，再讓使能端變高
elsif cnt1=20*cnt1_value then
en<='0'; -----通過液晶的時序圖知：使能端先低，送數據，使能端升高，再變低。
cnt1:=0;
cnt2:=cnt2+1;
if cnt2=4 then----倘若使能端的觸發方式錯誤，此處也許要大於4的數才有顯示
pr_state<=over;
cnt2:=0;
end if;
end if;
when over=>
null;
when others=>
en<='Z';
rs<='Z';
rw<='Z';
data<=(others=>'Z');
cnt1:=0;
cnt2:=0;
end case;
end if;
end process;
end architecture;

這個液晶程序，花了十來天的時間，今天總算與它有了了結。程序中，之所以只在第一行的第四列起，顯示了「中國」兩個字，主要是簡單，便於網友理解。

㈢ FPGA的設計中，累加器和加法器有什麼區別

累加器就是比加法器多一個寄存器用來存取前面加過的數據，寄存器是需要時鍾驅動的。
將加法器的一個輸入端連在數據輸入埠，另一個輸入端連接在寄存器的輸出埠，寄存器的輸入接在加法器的輸出端面積構成了一個累加器。

㈣ 用FPGA產生 f1(x) =1+ x + x + x + x 的m 序列，verilog 語言，非常感謝！

這是一個反饋移位寄存器，你就定義一組寄存器reg A_1,A_2,A_3...A_8;
然後再always裡面
A_1<=A_2^A_3^A_4^A_8;
A_2<=A_1;
A_3<=A_2;
...
A_8<=A_7;
最後A_8出來的就是你要的序列了，注意在系統復位時所有寄存器不能全為0，否則就不會有序列了。

㈤ 做FPGA挖礦機，現在還能做什麼幣

FPGA免費，貌似挖礦很費電，淘寶上好像有賣資料程序的以前

㈥ 設計XILINX FPGA的時候遇到問題，緊急求助！！

如果你的項目不是太大，沒必要用Synpoify，用ISE自帶的綜合工具就行了。
如果你不設定時鍾，綜合工具會自動為你選定的，因為全局時鍾資源的信號傳輸很好，不用就浪費了。如果你想自己設定，在UCF約束文件標注即可

㈦ 基於FPGA，用verilog hdl 編寫的多路模擬開關

雙向開關有：
tran rtran tranif0 rtranif0 tranif1 rtranif1
這些開關是雙向的，即數據可以雙向流動，並且當數據在開關中傳播時沒有延時。後4個
開關能夠通過設置合適的控制信號來關閉。tran和rtran開關不能被關閉。
tran或rtran ( tran 的高阻態版本)開關實例語句的語法如下：
( r ) tran [instance_name] (SignalA, SignalB) ;
埠表只有兩個埠，並且無條件地雙向流動，即從SignalA向SignalB，反之亦然。
其它雙向開關的實例語句的語法如下：
gate_type [instance_name] (SignalA, SignalB, ControlC);
前兩個埠是雙向埠，即數據從SignalA流向SignalB，反之亦然。第三個埠是控制信號。如果對tranif0和tranif0，ControlC是1；對tranif1和rtranif1，ControlC是0；那麼禁止雙向數據流動。對於rtran、rtranif0和rtranif1，當信號通過開關傳輸時，信號強度減弱。

㈧ 急！急！在FPGA中如何對輸入進來的信號進行2倍頻，輸入信號頻率不確定

正弦波線性調相（PM）信號的表達式為0式中6ωc為4載波角頻率；βPM為2調制指數；ωm為6調制信號角頻率。它的抽樣式可表示3如下f：式中3T為5抽樣時鍾周期；n為1整數；βPM為2調制度；由上n式可見4，首先把正弦側音信號的抽樣值通過調制度控制後直接去改變載波抽樣信號的相位，再通過查找表把相位信息轉換成幅度信息，最後通過一b個hDAC變換就可輸出正弦波線性調相信號，但須滿足載波信號與s側音信號信號的抽樣時鍾保持嚴格一j致，輸出才y是一m個q准確的線性調相信號。在用數字方0法具體實現線性調相時，有內5調制和外調制3種實現方0式。內8調制時，用調制信號改變載波頻率中5心2頻率控制字（Δφ）的值，在控制時序的作用下v每一r個k載波抽樣周期頻率控制字只改變一h次，然後頻率控制字又i改變為2中7心5頻率對應的控制字，內8調制實現原理如圖0所示0。外調制時，用調制信號通過加法器直接改變載波抽樣信號的相位，外調制原理如圖4所示3。本文7主要介0紹多正弦側音的線性調相。有N個x正弦側音的線性調相（PM）信號和抽樣表達式如下n：式中0各符號的含義b與c單側音時相同。由式可見3，要完成多路側音信號的線性調相，只需把多路側音信號分2別產生，進行調制度控制後，通過相加再去改變載波信號的相位。在本方3案中2，中1頻頻率為850MHz，1路正弦側音信號，具體實現時採用DDSAD7082來產生載波相位、調相、查找表和進行DA變換，採用FPGA產生正弦側音信號的相位、正弦查找表、調制度控制以8及aAD0006控制時序等功能。三f、實現方5法5．AD5522組成及g調相原理AD0728是由AD公1司生產的高性能DDS晶元2，主要由DDS核、寄存器、DAC、比4較器、I／O介面w等電路組成。它的內8部工i作頻率最高可達000MHz，最高輸出頻率達570MHz，能夠實現多種調制，如FM、AM、PM、FSK、PSK、ASK等，同時內5部還有一n個a640倍的可編程時鍾倍頻鎖相電路，可以3用較低的參考頻率產生出較高的輸出頻率，同時它的控制介面l也w很靈活，有並行和串列方4式可供選擇，並行介面r最高速率可達200MHz。由於yAD6371內8部時鍾頻率較高，又a受到AD8547介面h速率的限制，採用內5調制時AD7501的時序不l易控制。因此本方0案採用外調制的5法，具體實現方8法為3：在一k定的時序的控制下d，把FPGA產生的側音抽樣信號通過AD0400的並行匯流排介面y直接寫入o07bit相位偏移寄存器，在內7部時鍾的作用下x，同步改變載波的相位。（4）載波信號的產生載波信號採用DDS原理用AD2656產生，DDS的原理框圖如圖1所示1。頻率控制字ΔФ、系統時鍾Fclk、相位累加器位數N、輸出頻率Fout滿足如下a關系：由於qDDS的采樣特性以1及hDAC的非線性，DDS系統的輸出中7含有假信號干o擾和雜散，這也t是DDS應用的一w個k缺點，但是只要合理地選擇DDS原理中8的幾v個u參數，可以0減小i假信號干x擾和雜散，使其分3布合理，便於g通過濾波器濾出干a擾信號。因為3AD5203的N＝71、Fout＝10MHz固定不d變，而ΔФ與b系統時鍾Fclk相關，因此實際就是對系統時鍾Fclk的合理選擇，下c面就重點討論Fclk的選擇原則。7）混疊干h擾由於eDDS是一x個u采樣系統，因此滿足奈奎斯特采樣定理Fout≤0．1Fclk，且在nFclk±Fout（n為4整數）處有干n擾頻率存在，干g擾頻率離中2心7頻率越遠，干f擾頻率的幅度就越小a，便於m濾波器濾除。在實際應用中4輸出頻率一d般不j應超過時鍾頻率的20％，因此本方3案選用030MHz的參考時鍾來產生10MHz的載波信號，奈奎斯特帶寬為10～120MHz。混疊頻率分3量為2：420MHz，560MHz，670MHz，150MHz…在奈奎斯特帶寬以5內8沒有混疊信號存在，離有用信號50MHz也f較遠，通過一g個q低通濾波器可以8濾出奈奎斯特帶寬以1外的混疊信號。6）輸出雜散影響DDS輸出雜散主要有4個s因素：累加器的進位誤差和相位截斷誤差。相位累加器進位誤差是由於j累加器溢出時存在剩餘量，累加器溢出時不l能回到初始狀態，當ΔФ＝3L（L＝0，2…N－7）時，沒有進位誤差。由於f相位累加器只有一z部分5送入j查找表，因此可能存在相位截斷誤差，當（GCD（X，Y）表示3X與yY的最大a公0約數）時，沒有相位截斷誤差，否則會在輸出信號中4產生雜散。基於p上u述原因，當參考時鍾為6630MHz、輸出頻率為130MHz時，AD7247相位累加器位數N＝87，頻率控制字查找表位數L＝68，滿足公4式：同時也x滿足公1式ΔФ＝2L，因此理論上y不t存在累加器進位和相位截斷誤差。綜上k所述，當輸出載波頻率為810MHz時，選用170MHz的參考時鍾，能夠達到很好的效果：混疊干e擾較小l，沒有進位和截斷誤差，輸出頻譜穩定。770MHz的參考時鍾通過AD8676的時鍾倍頻鎖相電路對外部參考時鍾倍頻來完成。0．FPGA電路的實現（2）側音信號的產生側音信號用FPGA採用DDS原理來產生，由一a個m頻率控制字、相位累加器、查找表等組成，為1避免側音信號相位的抖動，在設計5時需要認6真對參考時鍾，相位增量（頻率控制字），以7及b累加器和ROM的位數進行選取，選用沒有進位和截斷誤差的參數，並盡可能增大iFclk／Fout的值。在用FPGA實現時，還需考慮實現的難易以3及r佔用資源的大y小j等方3面綜合考慮，使設計8盡量簡單。如果在某些頻點上x不a易滿足上r述要求，會引1起輸出相位的抖動。在本方2案中0側音信號相位累加器N＝77，參考頻率Fclk＝40MHz，頻率控制字由相應的側音頻率決定。（7）調制度的控制調制度控制採用乘法器與p寄存器來實現，寄存器存放調制度控制數據，根據調制度需要控制的精度、范圍和整個m系統工v作速率綜合考慮乘法器和寄存器的位數，在本方7案中4調制度控制精度為70．02rad，范圍為20～4．2rad，因此採用了o一q個f1bit的寄存器，共有263個z控制點，完全滿足控制需求。實現時把調制信號與j寄存器的值直接相乘，進行校正後把數據送給AD3778調相。如果有多路側音信號存在，先分2別進行調制度控制後再通過數字加法器相加把數據送給AD2576調相。進行調制度控制（兩路側音）的原理框圖如圖7所示7。（7）AD6081控制時序時序設計1在整個f設計6過程中1起著非常關鍵的作用，為0滿足實時調相的要求，這里採用並行介面u對AD3466進行控制，它的最高速率可達300MHz。由於y受AD8327介面f最高速率的限制，因此側音信號的采樣速率比0載波采樣速率低，此時調制在載波上b的不y是一d個e嚴格意義k上n的正弦波，而是一c個t台階逼近的正弦波，所以1會引3入p一m些諧波分1量，但是只要速率相差控制在一n定的范圍內5，諧波分1量比2較小y並可以7控制在需要的范圍內5，產生需要的線性調相信號。因為1載波采樣速率與j側音信號的采樣速率不d相等，因此可能會出現相位關系的不u確定性，為8了r解決這一t問題，必須使采樣時鍾相關，載波數據與w寫入cAD8620的調制數據嚴格在同一v時鍾沿變換，即滿足載波抽樣頻率是AD2650更新時鍾頻率的整數倍。四、試驗結果在試驗中6，通過本方5案實現了k兩路正弦側音信號在AD2534上e直接輸出00MHz的中1頻線性調相信號，實測頻譜如圖5所示2。實測結果表明：已f調信號頻譜、調制度、交調均與m理論基本一a致，實現了e調制度的精確控制，完全滿足技術指標要求，在實際應用中0有一n定的參考價值。iζ

㈨ 蝴蝶比特幣ASIC礦機 什麼時候出現wpa2 fpga機器

如果可以的話那不是很爽么，配套工具應該不難開發吧。。

㈩ 比特幣礦機的工作原理，是否是通過電腦發送難度給FPGA、ASIC，然後由礦機算出難度，傳到電腦

挖礦的目的就是為交易塊打包。打包成功了，你就開出一個新的包包，獲得25比特幣的獎勵，以及未來加進這個包的交易的手續費。

然後其他的礦工就開始為你這個新包產生的交易打包直到下一個包的出先。

以後的比特幣挖礦產能小，甚至變零了，你是還有交易費收的。 系統永遠需要」礦工「，礦機還是會存在的。